三星下一代400层V-NAND将能够存储更多数据，并将在先进存储解决方案中表现出更高的可靠性。
三星将大幅增加下一代内存单元，未来目标为达到1000层，400层V-NAND即将推出
一个月前，半导体巨头三星开始大规模生产QLC第九代V-NAND，旨在提升下一代存储解决方案的性能、存储容量和可靠性。最近，《韩国经济日报》的报道表明，三星已经计划在未来的V-NAND技术中实现更高的性能。
据悉，该公司计划在2026年推出下一代V-NAND。这是第十代V-NAND，预计将采用400层配置，比当前的第九代V-NAND增加120层。这意味着单代层数直接增加了43%，远高于第八代与第九代V-NAND之间的层数差距（236层与280层）。
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为了实现如此高的层数，三星将采用垂直键合（BV）NAND技术，这与当前的外围电路（CoP）设计有所不同。CoP设计将外围电路放置在内存堆栈的顶部，而垂直键合方法则是先分别制造存储和外围电路，然后进行垂直键合。
这不仅将帮助三星实现更高的容量，还将减少堆叠过程中的电路损伤。据报道，垂直键合将采用类似于YMTC的Xtacking和Kioxia-西部数据的CBA（CMOS键合阵列）的方法。通过这种方法，可以实现近60%的更高比特密度，从而大幅提高同一空间内存储驱动器的存储容量。
然而，三星并不会止步于此。该公司计划实现1000层的V-NAND，但这可能不会在2027年之前实现。这很可能会在第十一代V-NAND上实现，标志着层数增加的2.5倍，这将使输入/输出速率提高多达50%。
在DRAM部门，三星据报道将在2027年推出更快更好的DRAM。这将基于0a nm（<10nm）技术，并将利用VCT技术（垂直通道晶体管）来增加DRAM模块的内存容量。通过VCT，三星将能够通过垂直构建晶体管来设计3D DRAM，从而最终减少邻近单元之间的干扰。
DRAM的开发将从2025年的1c nm基于DRAM开始，2026年的1d nm DRAM，及2027年的0a nm DRAM。
